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时间:2020-07-01 21:50  编辑:韩城手机维修

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计算机世界/2005年/05月/23日/第B07版

随着信息爆炸式增长,需要大量低功耗、可高速运行的信息设备。满足这一需求的一项重要技术是下一代的集成电路技术即65纳米技术。

进入65纳米时代

65纳米工艺的关键技术及趋势

国务院发展研究中心吴康迪

从1965年Intel公司的Moore提出著名的摩尔定律到今年4月,正好是40年。40年来,半导体器件的发展历程一直遵循着这一定律。进入2005年,IBM、德国英飞凌、韩国三星和新加坡特许半导体公司联合的团队以及美国德州仪器公司等厂商,都推出了65纳米工艺制作的半导体集成电路样品。我国台湾省的台积电也将在2005年年底批量生产65纳米器件。

与上一代的90纳米工艺相比,65纳米工艺可以使每个芯片上集成的晶体管数目增加一倍。同时,采用65纳米线宽工艺后,可以比90纳米工艺降低20%的器件功耗,运行速度则提高50%,相应地还可以大幅降低生产成本。

以下将介绍65纳米半导体器件在材料和工艺上的几项重要技术趋势。

高介电率绝缘的栅极技术

随着集成度的提高,在工艺上首先遇到的是需要减少栅极绝缘层的厚度。要想提高微处理器的工作速度,就要求其具有强大的电流驱动能力。如果可以把栅极绝缘层做得尽可能薄,就能增大与绝缘层厚度成反比的静电电容值。该电容值增大,就会增加载流子的面密度,从而提高器件的电流驱动能力。然而,减少绝缘层的厚度是有限制的。由于量子力学的隧道效应,绝缘层减少到一定程度,漏电流会急剧增大,从而导致器件功耗大幅增加。Intel公司之所以停止开发4GH z处理器,就是遇到了这一技术难题。

克服这一技术难题的重要技术就是采用高介电率(高K值)的绝缘层。传统半导体集成电路使用的绝缘层是SiO2,其介电率为3.9。科学家们发现,高介电率的材料其能隙小,对载流子的势垒较低。经过多次试验,他们找到了介电率为20的铪,其氧化物HfO2可望成为新一代集电路采用的绝缘层材料。

目前,业界已经制成了HfAcO2(Ac是锕元素)以及H fSiO2的栅极绝缘层。采用这种工艺的集成电路工作性能良好。

然而,采用这种绝缘层制作集成电路时,还有待提高成品率。其中,最主要的问题是采用高介质率绝缘层后会降低载流子的迁移率。传统的集成电路采用多晶硅作为电极材料,而其与高介电率的HfO2系列绝缘层在边界会产生电位差,从而发生控制电压(阈值电压)偏移的问题。目前,解决这一问题是科技人员的攻关项目之一。

低介电率的层间绝缘膜引线模块技术

集成度较高的集成电路,一般采用多层配线来传输信号。在最先进的处理器中,配线多达10层。与集成电路技术不同,配线结构的细微化,并不能提高集成电路的性能。相反地,由于提高了集成度,从而使配线之间的距离变短,因此增加了负荷。当运行速度提高时,会同时增大所消耗的功率。

为了避免这种情况,应采用低介电率材料,使支撑配线的绝缘材料难于传递电压。传统的

集成电路采用SiO2作为配线的绝缘材料。然而,SiO2不能满足65纳米集成电路对配线绝缘的要求。因此必须开发低介电率的绝缘材料。针对65纳米工艺,配线绝缘采用的材料其介电率要求在1.5至2.0左右。这一数值接近真空条件或空气的介电率。有一种方法是在SiO2层引入高密度的纳米级空孔,形成多孔材料。然而,配线绝缘层还有支撑配线的作用,多孔材料并不适用。在降低介电率的同时,该材料必须要有一定的机械强度和适于进行加工。

科学家们在SiO2中制作成功了大小一致的纳米级孔,从而形成了机械强度较大的多孔结构的低介电率材料。他们在溶液中让界面活性剂以自组织!的形式形成圆筒状的微胞,将这些微胞作为形成纳米级孔的铸模!。

在上述溶液中,加入TEOS等氧化硅类原料分子,在微胞附近发生聚合反应。把反应后的溶液涂布在硅衬底上后加以干燥,在适当的温度下蒸发界面活性剂,就制成了排布均匀的多孔结构的氧化硅膜。

由于这种氧化硅的表面具有亲水性,在空气中放置后会吸收空气中的水分形成硅胶,从而提高其介电率。除此之外,在65纳米工艺中,代替作为引线材料的铝,采用了在大电流条件下不易劣化的铜。这种铜引线也有一定的缺点,铜会扩散到SiO2中从而降低其绝缘性,因此还需要研究出克服这一缺点的方法。

新结构晶体管及分析测量技术

晶体管是集成电路的基本构件。在提高晶体管的性能上,除了增加其集成度外,最根本的是要突破硅材料极限。硅作为取之不尽和廉价的高性能半导体材料,在今后10年左右仍将是半导体行业最主要的基本材料。目前,科学家将眼光投向与硅结构相似的重要的半导体材料锗,研究人员在硅衬底之上,生成一层其原子大于硅的锗晶体。这种硅锗结构提高了电子空穴的迁移速度,相应增大了晶体管的电流驱动能力。

上述的硅结构就是人们常提起的畸变硅!。利用上述畸变硅SOI,可制作高性能的CMOS集成电路。

在这种畸变硅SOI基础上,还可演化出其余的硅结构晶体管。在应用畸变硅SOI时,最关键的是要保证制作出高质量的、畸变较大的SOI衬底。在制作高质量的SOI上,研究人员开发出了一种氧化浓缩技术。利用这种技术,可将硅和其合金结晶层在加热条件下进行氯化。采用这种技术制作出的畸变SIO圆片,可均匀地控制畸变硅层的厚度和畸变量。利用这种先进技术制作出的绝缘层拥有优质的表面平坦度,并且可将锗的浓度提高至接近100%。

采用这种氧化浓缩技术,研究人员成功地制作出了高品质的绝缘体上锗(Ge On Insolu tor)衬底,其层厚可控制在10纳米以下。利用这种GOI制作的晶体管,较大地提高其电流驱动能力,并且成功地抑制了短沟道效应造成的影响。经测验,所制成的畸变锗沟道结构的晶体管,其迁移率是传统硅晶体管的10倍以上。

此外,为了提高集成度,另一个重要的工作是分析检测技术。要把晶体管内部的杂质原子的分布情况精确到纳米级。为了适应这种要求,科学家开发出了新型的扫描隧道显微镜(STM)。这种ST M可准确地捕捉!到每个杂质原子所处的位置,并且可精确地测量出硅的应力分布情况。这是研究和开发65纳米级器件必不可少的设备之一。

光刻检测技术

在提高器件集成度上,最重要的一环是光刻工艺,即将电路版图进行高精度的缩小!,将其刻!在硅圆片上。光刻机是集成电路制造设备中最为昂贵的设备,其本身的科技含量也最高。与此同时,精确地进行版图中尺寸和形状的测量也是极为重要的。

举例而言,如果想制造50纳米线宽的器件,就需要有可检测出0.5纳米精度的设备。传统的光学显微镜已不胜其力。即使是传统的扫描电子显微镜也勉为其难。为了解决这一问题,科学家开发出了原子间力显微镜AFM (Atomic Force Microscope),其检测精度可达到0.3~0.5纳米。

在光刻工艺中,微小的缺陷和灰尘粒子都可影响器件的成品率。对于45纳米线宽的器件,必须采用超紫外线EUV光束作为光刻机的光束。这种EUV光束的波长为13.5纳米。对于小于45纳米线宽的32纳米和22纳米线宽的集成电路,也要应用这种先进的EUV光束的光刻机。对于各种半导体材料而言,在13.5纳米波束下,并不存在光透明性能。然而,采用反射光学系统,光刻工艺中使用的掩膜,可应用纳米级厚度的多层反射结构。为了对这种结构进行精确的检测,研究人员利用光刻中采用相同波长的EUV光束,进行器件内部多层膜的检测。目前,已经能检测出2纳米的缺陷。

线路系统技术

对于65纳米乃至更细微结构的集成电路,信号的延迟和器件性能的差值越来越严重。在制出集成电路后,如果不能调整上述的性能差值,就不能使器件的性能达到其所应实现的极至!。因而,研究人员开发出了新型技术,可在集成电路制成后,微调其特性,从而实现更高的运行速度。

为了在很短的时间内对多个参数进行优化,采用了遗传算法等人工智能手段。例如,在数字集成系统芯片的内部,对于各个电路模块分别根据时钟信号同步地存取数据,从而可进行复杂的信息处理。尽管在设计时考虑到上述问题,然而不可避免地还有个别电路模块的时钟信号会出现延迟,从而使整个集成电路不能正常工作。为了解决这一问题,在芯片中增加了一个可编程的处理器电路,可以自由地改变时钟信号的传递时间。

对于这种65纳米器件所必须的技术,研究人员进行了试验性芯片的验证。他们制造了一个65纳米线宽的中等规模集成的乘法电路。测试结果表明,其性能超过了原定的设计值,特别是其实现了超高速的运行,即使在低于电源电压的运行条件下,它也可正常工作,从而降低了这种集成电路的功耗。如果在进行集成电路设计时,就考虑到采用上述动态调整时钟的技术,那么则可简化调整时钟所进行的计算。这样一来,给电路试制等后工序留有了余地,从而可减少集成电路设计和试制的工作量,提前芯片的上市时间。

未来展望

当前半导体器件的栅极长度已小于50纳米,为了维持摩尔定律,到2010年半导体器件的栅极长度必须缩小至20纳米。在此种情况下,器件的绝缘层也相应地按比例缩小。此时,绝缘层厚度约0.7纳米,即5个原子的厚度。从理论上讲,不可能制作出比原子更薄的绝缘层。此时,半导体器件的集成化将面临本质性的难题。实际上,在微细化程度达到接近1个原子时,由于量子力学的隧道效应,几个原子厚度的绝缘层会发生穿通!现象,从而失去其绝缘性。到那一时刻,必须要有更新的材料和史无前例的更先进的器件工艺,才能维持摩尔定律的正确性。而这需要众多科学家的共同努力。

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