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时间:2020-10-22 15:37  编辑:金沙交流网

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组合逻辑与时序逻辑从设计角度透视:数字集成电路组合逻辑电路(1)Combinational,组合逻辑 Output = f (In) Sequential,时序逻辑 Output = f (In, 以前的In)EE141 数字集成电路1组合逻辑电路EE141 数字集成电路2组合逻辑电路组合逻辑与时序逻辑§ 组合逻辑– 任何时候输出输入关系由布尔函数决定l l内容概要§ 静态CMOS– 互补逻辑 – 比例逻辑 – 传输逻辑稳态 输出不反馈到输入 推广到复杂门:NAND与非门,NOR或非门… 面积、速度、能量和功耗 抗噪声能力、可靠性– 最简单:反相器l§ 动态CMOS– Domino – NP-CMOS –…– 评价指标:l lEE141 数字集成电路3组合逻辑电路EE141 数字集成电路4组合逻辑电路静态CMOS电路»任何时候,通过低阻通路,输出连在VDD或VSS–除非在开关的瞬间静态互补CMOSVDD In1 In2 InN In1 In2 InN PDN 全NMOS 全PMOS 上拉网络 F(In1,In2,…InN) 下拉网络»任何时候,总是输出布尔函数值–除非在开关的瞬间PUN…»动态电路工作原理全然不同–依赖高阻节点(电容)暂存信号电荷l结构简单,寄生小,速度快 l易受噪声影响PUN和PDN是dual(对等)逻辑网络G ( In1 , In2 , In3 ,Κ ) ≡ F ( In1 , In2 , In3 , Κ )EE141 数字集成电路…PDN5PUN组合逻辑电路EE141 数字集成电路F =G6组合逻辑电路NMOS串联和并联晶体管:栅控开关 NMOS:栅输入高电平,开关闭合PMOS串联和并联PMOS开关:栅输入低电平,开关闭合A B Y = X,如果 A与 B = A + BA X AB Y Y = X,如果 A 与 BX AYXBYY = X,如果 A 或 BXB YY = X,如果 A 或 B = ABNMOS:传强0,弱1EE141 数字集成电路PMOS:传强1,弱07组合逻辑电路EE141 数字集成电路8组合逻辑电路1

阈值降落PUN VDDSCMOS:互补逻辑VDDDVDDD§ PUP和PDN是对等网络0 → VDD - VTn CL VDD → |VTp|0 → VDD CLVGSS– 特例:DeMorgan定律PDNDVDD → 0 CL– 单级互补逻辑:反相– 同相:需加额外反相VGSSVDDSCLD9 10EE141 数字集成电路组合逻辑电路EE141 数字集成电路组合逻辑电路例子:与非门 NAND例子:或非门 NOREE141 数字集成电路11组合逻辑电路EE141 数字集成电路12组合逻辑电路构建复杂互补逻辑门B A C D OUT = D + A • (B + C) A D B C单元设计q 标准单元§ 通用逻辑 § 可综合 § 等高,宽度可变q 数据通路单元§ 规则、结构化逻辑(算术运算) § 单元中包含互连线 § 固定高度和宽度13EE141 数字集成电路EE141 数字集成电路14组合逻辑电路组合逻辑电路标准单元版图方法 –1980年布线通道 VDD标准单元版图方法 –1990年镜像单元无布线通道VDD VDD信号M2GNDM3镜像单元GND GND16EE141 数字集成电路15组合逻辑电路EE141 数字集成电路组合逻辑电路2

实际标准单元N Well N阱 VDD标准单元单元高度(12条金属线径) 金属线径(Pitch):3λ + 3λ =图形重复周期 最小扩散布线VDD带硅化物扩散VDDVDD2λInOutM2 In M1 OutInOutInOutCell boundary 单元边界EE141 数字集成电路GND电源轨道Rails宽度: ~10λGNDGND17组合逻辑电路EE141 数字集成电路18组合逻辑电路标准单元VDD棒图 —— 符号化版图2输入与非门VDD没有尺寸 说明晶体管的相对位置VDDVDDBA BInverterNAND2Out OutOutAIn GND GND 19 20 GND A BEE141 数字集成电路组合逻辑电路EE141 数字集成电路组合逻辑电路实现 C • (A + B)的棒图A j B X = C • (A + B) C A i B GND A B CEE141 数字集成电路实现 C • (A + B)的两种电路X C A PUN VDD X X VDD C B A B C逻辑曲线图CX Bi AVDD jGND PDN A j B21GNDC X = C • (A + B)22组合逻辑电路EE141 数字集成电路C i A B组合逻辑电路一致Euler 通路A j B X = C • (A + B) C A i B GND X B i A A B C C X COAI22逻辑曲线图A B VDD X = (A+B)•(C+D) j C A D B C D X B A B C D A PDN D X C VDD PUNGNDEE141 数字集成电路23组合逻辑电路EE141 数字集成电路24组合逻辑电路3

例子:x = ab + cdx b x a GND (a) Logic graphs for (ab+cd) d c VDD x a GND (b) Euler Paths {a b c d} VD D d b x c VD D多重指状晶体管One finger Two fingers (折叠)x扩散电容小GND a b c d (c) stick diagram for ordering {a b c d} 25 26EE141 数字集成电路组合逻辑电路EE141 数字集成电路组合逻辑电路CMOS互补逻辑特性§ 静态特性– 高噪声容限(NM)lCMOS互补逻辑特性q q q q q qVOH=VDD,VOL= VSS (GND) 稳态时, VDD和VSS (GND)间无直流通路– 无静态功耗l§ 动态特性– 上升、下降时延接近l满电源幅度开关:高噪声容限 电平幅度与器件尺寸无关:ratioless 稳态时,总有对Vdd或Gnd 通路:低输出阻抗 特别高的输入阻抗:输入稳态电流几乎为零 电源地之间无直接通路:无静态功耗 传输延时是负载电容和晶体管电阻的函数上下网络有适当的尺寸比例EE141 数字集成电路27组合逻辑电路EE141 数字集成电路28组合逻辑电路开关延时模型A A Rp A Rn B Rn A NAND2EE141 数字集成电路Ron取值?Ron ,Req Rp Rp A B Rp A Rn A CL Rn A Rn B NOR229EE141 数字集成电路Rp B CL§ 与工作区密切相关 § 对于手工计算采用固定值– 取转换两端点之间的均值Cint§ 类似前述平均电流法– 举例:计算反相器的TpHL时,Cint INVCL30组合逻辑电路组合逻辑电路实例:1.2um CMOS的开启电阻输入波形对延时的影响q 低到高转换Rp A Rn B Rn A Cint B CL Rp§ 两个输入为低– 延时为:0.69 Rp/2 CL§ 一个输入为低– 延时为: 0.69 Rp CL q 高到低转换§ 两个输入为高– 延时为: 0.69 2Rn CLEE141 数字集成电路31组合逻辑电路EE141 数字集成电路32组合逻辑电路4

延时对输入波形的依赖3 2.5 2ARpBRp晶体管尺寸规划:简单门Rp 2 A Rn 2 B Rn A Cint Rn 1 A B Rp 2 CL 4 B 4 A Rn B 1 CL Rp Cint RpRn B Rn ACLCintA=B=1→0 A=1 →0, B=1 A=1, B=1→0Input Data Pattern A=B=0→1 A=1, B=0→1 A= 0→1, B=1Delay (psec) 67 64 61 45 80 81Voltage [V]1.5 1 0.5 0 -0.5 0 100 200 300 400A=B=1→0 A=1, B=1→0 A= 1→0, B=12time [ps]EE141 数字集成电路NMOS = 0.5µm/0.25 µm PMOS = 0.75µm/0.25 µm CL = 100 fF 33组合逻辑电路EE141 数字集成电路34组合逻辑电路晶体管尺寸规划:复杂门B A 4 3 C D 4 6 OUT = D + A • (B + C) A D 1 B 2C 2 2 8 6 8 6 A扇入的考虑B A B C D C3 C2 C1 C D CL分布RC模型 (Elmore延时)tpHL = 0.69 Reqn(C1+2C2+3C3+4CL) 传输延时随扇入迅速恶化 -最坏情况为平方关系 -电阻和电容同时起作用36EE141 数字集成电路35组合逻辑电路EE141 数字集成电路组合逻辑电路tp:扇入的函数1250 1000 750 500 250 0 2 4 6 8 10 12 14 16tp:扇出的函数Quadratic 平方 tpNOR2 tp (psec) tpNAND2 tpINV所有门的驱 动力相同扇入不大于4tp (psec) tpHL tp tpLH Linear线性2 4 6 8 10 12 14 16斜率是驱动 力的函数fan-in扇入37eff. fan-out(有效扇出)EE141 数字集成电路组合逻辑电路EE141 数字集成电路38组合逻辑电路tp:扇入和扇出的函数q 扇入:高速复杂门设计 1q 晶体管尺寸规划平方 源于电阻和电容 q 扇出: 每个额外扇出增加两个栅电容到CL§ 只要扇出电容为主q 渐变尺寸规划InNMNCL分布RC线 M1 > M2 > M3 > … > MN (最接近输出最小)tp = a1FI + a2FI2 + a3FOIn3 In2 In1EE141 数字集成电路M3 M2 M1C3 C2 C140减小延时20%39组合逻辑电路EE141 数字集成电路组合逻辑电路5

高速复杂门设计 2q 晶体管排序critical path关键路径 已充电 CL C2 已充电 C1 已充电 critical path 0→1 In1 M3 In2 1 M2 In3 1 M1 已充电 CL C2 已放电 C1 已放电高速复杂门设计 3q 不同的结构 F = ABCDEFGHIn3 1 M3 In2 1 M2 In1 M1 0→1延时由对 CL, C1 和 C2放电 决定EE141 数字集成电路延时由对 CL放电决定41 42组合逻辑电路EE141 数字集成电路组合逻辑电路高速复杂门设计 4q 插入缓冲器将扇入隔离扇出高速复杂门设计 5q降低电压幅度tpHL = 0.69 (3/4 (CL VDD)/ IDSATn ) = 0.69 (3/4 (CL Vswing)/ IDSATn )CLCL§ 线性减小 § 同时降低功耗q q后接门变得很慢! 需要敏感放大器“sense amplifiers”恢复信号 (memory设计)44EE141 数字集成电路43组合逻辑电路EE141 数字集成电路组合逻辑电路举例:全加器VDD VDD Ci A B Ci A Ci A Ci A B B VDD A Co B Ci A B X Ci S B VDD B A A B修改后的加法器电路V DD VDD A B B Kill A Ci A Generate A B B A B Ci A B A B V DD Ci A B Ci S Ci“0”-传输 “1”-传输CoCo = AB + Ci(A+B) 28个晶体管EE141 数字集成电路24个晶体管45EE141 数字集成电路46组合逻辑电路组合逻辑电路6

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